网上摘录,有待验证

Xilinx的4000, Spartan/XL/II, Virtex/E/II/II Pro都有内部的三态门可以供设计者使用以减少Slice的资源占用，每个CLB对应1~2个内部三态门。但是要注意每一行三态门的输出都是连接到一根(4000,Spartan/XL)或两根(Virtex架构)横线上的，所以用户最总可以使用的内部三态的组数等于CLB的行数或x2，用多了就会出错。Altera的所有FPGA和Xilinx的Spartan-3内部没有三态门，虽然你可以使用三态的写法并能在FPGA中通过，但是这些电路实际上是由多路选择器Mux实现的。与用真正的内部三态门去实现相比较，采用MUX除了多占用LC/LE的资源以外，受控信号（如数据总线等）会随着驱动源的增加而使延时加大，例如，如果用4个变化相对较慢的控制信号去对16路高速信号做选择，那么MUX就很有可能处于劣势了。